soc技術論文

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　　隨著集成電路按照摩爾定律的發(fā)展，芯片設計已經(jīng)進入了系統(tǒng)級芯片(SOC)階段，下面是由學習啦小編整理的soc技術論文，謝謝你的閱讀。

　　soc技術論文篇一

　　SOC設計中的低功耗技術

　　【摘　要】隨著以IP(Intellectual Property)核復用為核心的設計技術的出現(xiàn)，集成電路(Integrated Circuit,IC)應用設計已經(jīng)進入SoC(System on a Chip)時代，SoC是一種高度集成的嵌入式片上系統(tǒng).，而低功耗也已成為其重要的設計目標。

　　【關鍵詞】SoC;低功耗技術;功耗評估

　　1.電路中功耗的組成

　　要想實現(xiàn)低功耗，就必須了解電路中功耗的來源，對于CMOS電路功耗主要分為三部分，分別是電路在對負載電容充電放電引起的跳變功耗;由CMOS晶體管在跳變過程中，短暫的電源和地導通帶來的短路功耗和由漏電流引起的漏電功耗。其中跳變功耗和短路功耗為動態(tài)功耗，漏電功耗為靜態(tài)功耗。以下是SoC功耗分析的經(jīng)典公式：

　　P=Pswitching + Pshortcircut + Pleakage

　　=ACV2f+τAVIshort+VIleak (1)

　　其中是f系統(tǒng)的頻率;A是跳變因子，即整個電路的平均反轉(zhuǎn)比例;是C門電路的總電容;V是供電電壓;τ是電平信號從開始變化到穩(wěn)定的時間。

　　1.1跳變功耗

　　跳變功耗，又稱為交流開關功耗或負載電容功耗，是由于每個門在電平跳變時，輸出端對負載電容充放電形成的。當輸出端電平有高到低或由低到高時，電源會對負載電容進行充放電，形成跳變功耗。有公式(1)第一項可以看出，要想降低跳變功耗就需要降低器件的工作電壓，減小負載電容，降低器件的工作頻率以及減小電路的活動因子。

　　1.2短路功耗

　　短路功耗又稱為直流開關功耗。由于在實際電路中，輸入信號的跳變需要經(jīng)過一定的時間。所以當電壓落到VTN和Vdd-VTP之間時(其中VTN和VTP分別為NMOS管和PMOS管的閾值電壓，Vdd為電源電壓)，這樣開關上的兩個MOS管會同時處于導通狀態(tài)，這是會形成一個電源與地之間的電流通道，由此而產(chǎn)生的功耗便成為短路功耗。減少通道開啟的時間，可以有效的減小短路功耗。

　　1.3漏電功耗

　　漏電功耗主要是指有泄漏電流引起的功耗。在CMOS電路中主要有四種泄露電流，分別是亞閾值泄漏電流、柵泄漏電流、門柵感應泄漏電流和反偏結(jié)泄漏電流。電路的的漏電功耗是所有泄漏電流引起的功耗的總和。

　　在深亞微米工藝下，電路的功耗主要是跳變功耗，短路功耗和漏電功耗可以忽略不計，但隨著工藝發(fā)展到納米級，漏電功耗在整個功耗中的比例將顯著提高。

　　2.SOC設計中的低功耗技術

　　SoC功耗所涉及的方面十分廣泛，但一味的追求低功耗必然會影響到其它設計目標的實現(xiàn)，所以如何速度、面積、功耗等因素間尋求到一個平衡點，便需要對SoC設計各階段所采用的低功耗技術進行詳細的分析。下面將從系統(tǒng)級設計到物理各階段的低功耗技術和物理實現(xiàn)。由于功耗的估計貫穿SoC設計的各個階段，所以首先要對它進行一個詳細的了解。

　　2.1功耗估計技術

　　在SoC設計中，功耗的估計非常重要，不僅能夠把握所使用的低功耗技術的效果，還可以及時發(fā)現(xiàn)設計中存在的一些功耗問題。目前功耗估計的方法主要有概率分析法和仿真分析法。無論是哪中算法都是基于電路的功耗模型進行的，不同的算法在準確度和速度上有所不同，概率分析法可以快速估計功率，但準確度較差，而仿真分析法較為準確，卻需要更長的時間為代價。

　　在不同抽象層次提取出來的功耗模型差距很大，抽象層次越高，準確性越差大功耗估計所花費的時間卻越短，如RTL級功耗分析所花費的時間是電路級的幾萬甚至幾十萬分之一，但它的誤差卻大于50%，所以這種層次上的估計只有相對意義?，F(xiàn)在國外很多公司在這方面已經(jīng)做出很多努力，如Synopsys已經(jīng)設計出了很好的功耗分析軟件Power Compiler。

　　2.2 SOC設計各層次的低功耗設計

　　SoC低功耗設計案抽象層次可以分為系統(tǒng)級、RTL級、電路級和器件級。由于SoC的設計多采用自頂向下的設計模式，所以在越高的抽象層級采用的低功耗技術策略獲得的效果會約明顯。

　　3.Soc低功耗技術

　　3.1軟硬件劃分

　　軟硬件劃分是從系統(tǒng)功能的抽象描述著手，通過比較采用硬件方式和軟件方式實現(xiàn)系統(tǒng)功能的功耗，得出一個比較合理的低功耗實現(xiàn)方案，將系統(tǒng)功能分解為硬件和軟件來實現(xiàn)。由于軟硬件的劃分處于設計的起始階段，所以能為降低功耗帶來更大的可能。

　　3.2并行(Parallel)技術

　　并行技術是將一條數(shù)據(jù)通路的工作分解到兩條通路上完成。并行結(jié)構(gòu)可以在不降低計算速度的前提下，將工作頻率降低為原來的一般，同時電源電壓也可降低，可以明顯的降低功耗。但這種結(jié)構(gòu)是以犧牲面積為代價的。

　　3.3流水線技術

　　采用流水線技術，在較長的運算路徑分成多個較短的運算。這樣工作頻率雖然沒有改變，但每一級運算的路徑卻變短了，是電源電壓可以降低，所以流水線技術也可以降低功耗。

　　3.4編碼優(yōu)化

　　SoC內(nèi)部的總線的電容在對于整個芯片還是占有很大比重，所以降低不同數(shù)據(jù)間轉(zhuǎn)換時的總線平均翻轉(zhuǎn)次數(shù)，就可以降低設計的功耗，這也是各種那個編碼優(yōu)化所要達到的目的。常用的編碼方式有獨熱碼(One-Hot)、格雷碼，還有一些更加復雜的低功耗編碼，如窄總線編碼、部分總線反轉(zhuǎn)編碼和自適應編碼等。使用編碼優(yōu)化來降低芯片功耗的同時要注意由它帶來的面積增加的問題。

　　3.5功耗管理

　　SoC是有多個不同的功能模塊組成，但其工作時不是所有的模塊都處于被調(diào)用狀態(tài)，所以通過區(qū)分各模塊不同的工作狀態(tài)，適時的將處于空閑狀態(tài)的模塊掛起。甚至可以監(jiān)測整個芯片的工作狀態(tài)，如果系統(tǒng)在一段時間內(nèi)一直處于空閑狀態(tài)，就將整個芯片掛起，進入睡眠狀態(tài)。這樣就可以起到降低功耗的作用。

　　3.6算法優(yōu)化

　　算法優(yōu)化的目的主要有以下三個方面，首先是盡量利用算法的規(guī)整性和可重用性減少運算操作和所需的運算資源。第二是針對硬件結(jié)構(gòu)通過合理有效的利用寄存器來減少對內(nèi)存的訪問。第三是合理的利用硬件所提供的各種節(jié)能模式和狀態(tài)。通過以上的優(yōu)化可以明顯的降低功耗。

　　3.7工藝技術

　　采用更高的工藝技術是減小功耗非常有效的手段。通過使用新工藝，使器件尺寸減小，互連線長度減小，電容減小，從而大大有助于SoC功耗的降低。還可以在關鍵路徑上使用低閾值器件，在非關鍵路徑上使用高閾值器件獲得電路性能與功耗的折中。

　　4.總結(jié)與展望

　　SoC設計中除了以上環(huán)節(jié)，合理的版圖布局和先進的封裝也很重要。傳統(tǒng)的布局布線是以面積和延時最小為設計目標，它衡量的標準是線長最短，電容最小，而沒有與信號的活動性結(jié)合起來?；诘凸牡牟季植季€中，往往以電容和活動性的乘積最小為目標，活動性好的線應盡可能短。這種布局布線可以降低18%的功耗。，由于壓點面積較大會帶來不小的電容，同時好的封裝技術所帶來的寄生電容也相對較小，所以減少壓點的數(shù)目使用先進的封裝對于降低SoC產(chǎn)品的功耗也很重要。

　　本文分析了CMOS電路功耗的來源，對SoC設計各級的常用低功耗技術進行了詳細的分析。出了本文提到的這些，高效的低功耗技術還有許多，隨著研究的不斷深入和高效工具的使用，SoC中的低功耗技術將會更加成熟和有效。

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