eda學(xué)習(xí)心得5篇總和

時間：2020-10-03 08:40:52 澤峰0由分享

eda學(xué)習(xí)心得1

本學(xué)期末我們進(jìn)行了EDA實(shí)訓(xùn)，我們組做的是四路智能搶答器，不過本次實(shí)訓(xùn)與以往最大的不同是在熟練并掌握Verilog硬件描述語言的基礎(chǔ)上，運(yùn)用Quartus軟件,對其進(jìn)行波形以及功能的仿真。我們組搶答器的設(shè)計要求是：可容納四組參賽者，每組設(shè)置一個搶答按鈕供搶答者使用，電路具有第一搶答信號的鑒別和鎖存功能，系統(tǒng)具有計分、倒計時和倒計時鎖存等電路，輸入信號有：各組的搶答按鈕A、B、C、D，系統(tǒng)清零信號CLR，系統(tǒng)時鐘信號CLK，計分復(fù)位端RST，加分按鈕端ADD，計時預(yù)置控制端LDN，計時使能端EN，計時預(yù)置數(shù)據(jù)調(diào)整按鈕可以用如TA、TB表示;系統(tǒng)的輸出信號有：四個組搶答成功與否的指示燈控制信號輸出口可用如LEDA、LEDB、LEDC、LEDD表示，四個組搶答時的計時數(shù)碼顯示控制信號若干，搶答成功組別顯示的控制信號若干，各組計分動態(tài)顯示的控制信號若干。整個系統(tǒng)至少有三個主要模塊：搶答鑒別模塊、搶答計時模塊、搶答計分模塊。

實(shí)訓(xùn)的第一天我們組三個人就開始對搶答器的各部分源程序進(jìn)行調(diào)試，由于剛開始對于quartus2軟件用的不是很熟練，所以在第一天幾乎上沒有啥大的進(jìn)展，一直都在改程序中的錯誤。在不停的重復(fù)的編譯、改錯。拿著EDA修改稿、資料書檢查出錯的地方，一邊又一遍的校對分析其中的錯誤。

在實(shí)訓(xùn)中我們遇到了很多的問題。為了解決這些問題我和他們兩個都在的想辦法通過各種渠道尋找解決問題的方法。上網(wǎng)查資料、問同學(xué)、圖書館查資料、問老師、自己想辦法，其實(shí)最有效的方法還是自己去想那樣學(xué)到的東西才會更加的深刻記得時間也是最長的，他人的幫助當(dāng)然是很好的，但只是暫時的要想真正的學(xué)到東西還是要靠自己去想辦法。不能一有問題就希望要他人幫忙，一定自己先好好想想實(shí)在解決不了的再去問老師找同學(xué)。

由于在一開始的時候?qū)uartus2軟件的不熟悉耽誤了很多的時間，在接下來的幾天里遇到了不少的問題。剛開始的時候是源程序中的錯誤一直在那改，好不容易幾個模塊中的錯誤都一個個排除了，但當(dāng)把他們放到一起時問題就又出現(xiàn)了。于是又開始了檢查修改，可是弄了好長時間也沒有弄明白，最后找了一個在實(shí)驗(yàn)室的同學(xué)說是頂層文件有問題。于是晚上又找了些關(guān)于頂層文件資料還有課本上的例子。最后對步驟已經(jīng)有了很熟練的掌握，很快就完成了程序編譯、仿真、下載到最后的調(diào)試。

紙上談來終覺淺，絕知此事要躬行。在這短暫的兩周實(shí)訓(xùn)中深深的感覺到了自己要學(xué)的東西實(shí)在是太多了，自己知道的是多么的有限，由于自身專業(yè)知識的欠缺導(dǎo)致了這次實(shí)訓(xùn)不是進(jìn)行的很順利，通過這次實(shí)訓(xùn)暴露了我們自身的諸多的不足之處，我們會引以為鑒，在以后的生活中更應(yīng)該努力的學(xué)習(xí)。

雖然實(shí)訓(xùn)僅僅進(jìn)行了兩個星期就匆匆的結(jié)束了，但在這兩個星期中收獲還是很多的。實(shí)訓(xùn)的目的是要把學(xué)過的東西拿出來用這一個星期的實(shí)訓(xùn)中不僅用了而且對于quartus2軟件的使用也更加的得心應(yīng)手，這次實(shí)訓(xùn)提高了我們的動手能力、理論聯(lián)系實(shí)際的能力、發(fā)現(xiàn)問題分析問題解決問題的能力。實(shí)訓(xùn)只要你認(rèn)真做了都是對自己能力一次很大的提高。

本次設(shè)計過程中得到我們老師的悉心指導(dǎo)。甕老師多次詢問設(shè)計進(jìn)程，并為我們指點(diǎn)迷津，幫助我們理順設(shè)計思路，精心點(diǎn)撥，時刻在幫助著我們?nèi)ヌ岣咦约骸．Y老師一絲不茍的作風(fēng)，嚴(yán)謹(jǐn)求實(shí)的態(tài)度，踏踏實(shí)實(shí)的精神，不僅是我學(xué)習(xí)的楷模，并將積極影響我今后的學(xué)習(xí)和工作。在此誠摯地向甕老師致謝。

eda學(xué)習(xí)心得2

當(dāng)看到這門課的時候，我最初的感覺是很無語，書本上一大堆看不懂的東西，沒有接觸過的VHDL語言和一些電路圖和實(shí)體，聽起來也是一塌糊涂，對EDA技術(shù)很陌生，也感到很茫然，也沒有信心，當(dāng)接觸到可編程器件的時候，看到大家同樣感到很迷惘。

隨后在深入的學(xué)習(xí)中發(fā)現(xiàn)書本資料通過大量的圖示對PLD硬件特性與編程技術(shù)進(jìn)行了形象的講解，不僅融合了之前學(xué)習(xí)的關(guān)于電路設(shè)計的知識還將EDA的技術(shù)加入其中。對VHDL語言的詳盡講解更是讓我深刻理解了VHDL語言的編程原理。由于本門課程是一門硬件學(xué)習(xí)課程，所以實(shí)驗(yàn)必不可少。通過課程最后實(shí)驗(yàn)，我體會一些VHDL語言相對于其他編程語言的特點(diǎn)。在接觸VHDL語言之前，我已經(jīng)學(xué)習(xí)了C語言，匯編語言，而相對于這些語言的學(xué)習(xí)，，VHDL 具有明顯的特點(diǎn)。這不僅僅是由于VHDL 作為一種硬件描述語言的學(xué)習(xí)需要了解較多的數(shù)字邏輯方面的硬件電路知識，括目標(biāo)芯片基本結(jié)構(gòu)方面的知識更重要的是由于VHDL 描述的對象始終是客觀的電路系統(tǒng)。由于電路系統(tǒng)內(nèi)部的子系統(tǒng)乃至部分元器件的工作狀態(tài)和工作方式可以是相互獨(dú)立、互不相關(guān)的，也可以是互為因果的。這表明，在任一時刻，電路系統(tǒng) 可以有許多相關(guān) 和不相關(guān)的事件同時并行發(fā)生。例如可以在多個獨(dú)立的模塊中同時入行不同方式的數(shù)據(jù)交換和控制信號傳輸，這種并行工作方式是任何一種基于CPU 的軟件程序語言所無法描繪和實(shí)現(xiàn)的。傳統(tǒng)的軟件編程語言只能根據(jù)CPU 的工作方式，以排隊(duì)式指令的形式來對特定的事件和信息控制或接收。在CPU 工作的任一時間段內(nèi)只能完成一種操作。因此，任何復(fù)雜的程序在一個單CPU 的計算機(jī)中的運(yùn)行，永遠(yuǎn)是單向和一維的。因而程序設(shè)計者也幾乎只以一維的思維模式就可以編程和工作了。在試驗(yàn)箱上，編寫相應(yīng)的軟件即可，否則，只在計算機(jī)上模擬調(diào)試軟件，則無法了解單片機(jī)接口中各種控制信號的使用。還可幫助學(xué)會分析問題和解決問題的能力。這在單片機(jī)實(shí)驗(yàn)報告中都要體現(xiàn)出來。

這門課是一門理論性和實(shí)踐性都很強(qiáng)的專業(yè)基礎(chǔ)課，也是一門綜合性的技術(shù)基礎(chǔ)學(xué)科，它需要程序語言、數(shù)學(xué)、物理學(xué)、電子學(xué)、力學(xué)、機(jī)械等知識，同時還要掌握各種物理量的變換測定，以及實(shí)驗(yàn)裝置的設(shè)計和數(shù)據(jù)分析等方面所涉及的基礎(chǔ)理論。許多測試?yán)碚摵头椒ㄖ挥型ㄟ^實(shí)際驗(yàn)證才能加深理解并真正掌握。實(shí)驗(yàn)就是使學(xué)生加深理解所學(xué)基礎(chǔ)知識，掌握各類典型傳感、記錄儀器的基本原理和適用范圍;具有測試系統(tǒng)的選擇及應(yīng)用能力;具有實(shí)驗(yàn)數(shù)據(jù)處理和誤差分析能力;得到基本實(shí)驗(yàn)技能的訓(xùn)練與分析能力的訓(xùn)練，使學(xué)生初步掌握

測試技術(shù)的基本方法，具有初步獨(dú)立進(jìn)行電子信息工程測試的能力，對各門知識得到融會貫通的認(rèn)識和掌握，加深對理論知識的理解。實(shí)驗(yàn)課是本門課程的重要環(huán)節(jié)，其目的是培養(yǎng)學(xué)生的分析和解決實(shí)際問題的能力，從而掌握機(jī)械工程測試技術(shù)手段，為將來從事技術(shù)工作和科學(xué)研究奠定扎實(shí)的基礎(chǔ)。

通過本門課程實(shí)驗(yàn)，以下能力得到了較大的提高：

了解了可編程邏輯器件操作的原理和應(yīng)用，以及試驗(yàn)箱及軟件編譯環(huán)境的使用的注意事項(xiàng)及各種測試中不同問題的處理方法。

在學(xué)習(xí)的過程中，我深深體會到，學(xué)習(xí)不單單要將理論知識學(xué)扎實(shí)了，更重要的是實(shí)際動手操作能力，學(xué)完了課本知識，我并沒有覺得自己有多大的提高，但是在隨后的實(shí)驗(yàn)過程中我真的感覺學(xué)會了很多，學(xué)到了很多知識，在實(shí)踐中更加理解了書本上的理論知識的經(jīng)典所在以及這門學(xué)科的意義和用處!真心希望以后的課程都能將理論與實(shí)踐充分的結(jié)合起來，在實(shí)踐的過程中串聯(lián)書本的知識，讓理論化為實(shí)踐的力量!

eda學(xué)習(xí)心得3

摘要：本學(xué)期我對EDA技術(shù)進(jìn)行了學(xué)習(xí)，通過學(xué)習(xí)，我掌握了部分EDA技術(shù)的知識。本學(xué)期對 EDA 技術(shù)的學(xué)習(xí)為我的專業(yè)知識學(xué)習(xí)打開了一個全新的窗口—— 微電子技術(shù)領(lǐng)域。對EDA 技術(shù)，我更是有了全新的認(rèn)識。微電子技術(shù)的進(jìn)步主要表現(xiàn)在大規(guī)模集成電路加工技術(shù)即半導(dǎo)體工藝技術(shù) 的發(fā)展上，使得表征半導(dǎo)體工藝水平的線寬已經(jīng)達(dá)到了納米級。所以，集成電路設(shè)計正在不斷地向超大規(guī)模、極低功耗和超高速的方向發(fā)展。而現(xiàn)代電子設(shè)計技術(shù)的核心已日趨轉(zhuǎn)向基于計算機(jī)的電子設(shè)計自動化技術(shù)，即EDA 技術(shù)。

EDA技術(shù)的特點(diǎn)和優(yōu)勢

技術(shù)就是依賴功能強(qiáng)大的計算機(jī)，在EDA 工具軟件平臺上，對以硬件描述語言 HDL 為系統(tǒng)邏輯描述手段完成的設(shè)計文件，自動地完成邏輯編譯、化簡、分割、綜合、布局布線以及邏輯優(yōu)化和仿真測試，直至實(shí)現(xiàn)既定的電子線路系統(tǒng)功能。EDA 技術(shù)使得設(shè)計者的工作僅限于利用軟件的方式，即利用硬件描述語言和EDA 軟件來完成對系統(tǒng)硬件功能的實(shí)現(xiàn)，這是電子設(shè)計技術(shù)的一個巨大進(jìn)步。 EDA 技術(shù)在進(jìn)入21 世紀(jì)后，得到了更大的發(fā)展。嵌入式處理器軟核的成熟，使得SOPC 步入大規(guī)模應(yīng)用階段。電子技術(shù)領(lǐng)域全方位融入EDA 技術(shù)，除了日益成熟的數(shù)字技術(shù)外，傳統(tǒng)的電路系統(tǒng)設(shè)計建模理念發(fā)生了重大的變化。同時，EDA 使得電子領(lǐng)域各學(xué)科的界限更加模糊，更加互為包容。這些都利于設(shè)計人員利用 EDA 技術(shù)進(jìn)行電子系統(tǒng)設(shè)計，如全定制或半定制ASIC 設(shè)計，F(xiàn)PGA/CPLD 開發(fā)應(yīng)用和印制電路板。從 EDA 技術(shù)的特點(diǎn)不難看出，相比于傳統(tǒng)的數(shù)字電子系統(tǒng)或 IC 設(shè)計，EDA 技術(shù)擁有獨(dú)特的優(yōu)勢。在傳統(tǒng)的數(shù)字電子系統(tǒng)或 IC 設(shè)計中，手工設(shè)計占了較大的比例。因此，也存在很多缺點(diǎn)。例如：復(fù)雜電路的設(shè)計、調(diào)試十分困難;由于無法進(jìn)行硬件系統(tǒng)仿真，如果某一過程存在錯誤，查找和修改十分不便;設(shè)計過程中產(chǎn)生大量文檔，不易管理;可移植性差等。相比之下，EDA 技術(shù)有很大不同。它運(yùn)用HDL 對數(shù)字系統(tǒng)進(jìn)行抽象的行為與功能描述到具體的內(nèi)部線路結(jié)構(gòu)描述，從而可以在電子設(shè)計的各個階段、各個層次進(jìn)行計算機(jī)模擬驗(yàn)證，保證設(shè)計過程的正確性，可以大大降低設(shè)計成本，縮短設(shè)計周期。由于有各類庫的支持，能夠完成各種自動設(shè)計過程。它極大地簡化了設(shè)計文檔的管理，邏輯設(shè)計仿真測試技術(shù)也日益強(qiáng)大。 VHDL 在現(xiàn)在的EDA 設(shè)計中使用最多，也擁有幾乎所有主流EDA 工具的支持。

EDA工具

EDA工具在EDA技術(shù)應(yīng)用中占據(jù)極其重要的位置，EDA的核心是利用計算機(jī)完成電子設(shè)計全過程自動化，因此，基于計算機(jī)環(huán)境的EDA軟件的支持是必不可少的。EDA工具大致可以分為如下5個模塊:設(shè)計輸入編輯器;仿真器;HDL綜合器;適配器(或布局布線器);下載器。 VHDL語言基礎(chǔ)

VHDL 作為一個規(guī)范語言和建模語言，不僅可以作為系統(tǒng)模擬的建模工具，而且可以作為電路系統(tǒng)的設(shè)計工具，可以利用軟件工具將 VHDL 源碼自動地轉(zhuǎn)化為文本方式表達(dá)的基本邏輯元件連接圖，即網(wǎng)表文件。這種方法顯然對于電路自動設(shè) 計是一個極大的推進(jìn)。它具有很強(qiáng)的電路描述和建模能力，能從多個層次對數(shù)字系統(tǒng)進(jìn)行建模和描述，從而大大簡化了硬件設(shè)計任務(wù)，提高了設(shè)計效率和可靠性。 EDA 技術(shù)良好的可移植性與可測試性，將所有設(shè)計環(huán)節(jié)納入統(tǒng)一的自頂向下的設(shè) 計方案中。它不但在整個設(shè)計流程上充分利用計算機(jī)的自動設(shè)計能力、在各個設(shè) 計層次上利用計算機(jī)完成不同內(nèi)容的仿真模擬，而且在系統(tǒng)板設(shè)計結(jié)束后仍可利用計算機(jī)對硬件系統(tǒng)進(jìn)行完整的測試。書中通過大量的圖示對PLD 硬件特性與編程技術(shù)進(jìn)行了形象的講解，不僅融合了之前學(xué)習(xí)的關(guān)于電路設(shè)計的知識還將EDA 的技術(shù)加入其中。對VHDL 語言的詳盡講解更是讓我深刻理解了 VHDL 語言的編程原理。

VHDL可以把任意復(fù)雜的電路系統(tǒng)作為一個模塊。一個模塊可以分為3個主要的組成部分：參數(shù)部分，接口部分，描述部分。參數(shù)部分主要由庫和程序包說明組成。每個VHDL模塊中僅有一個設(shè)計實(shí)體它類似于原理圖中一個不見符號。實(shí)體并不描述設(shè)計的具體功能，只用于定義該設(shè)計所需的全部輸入信號。結(jié)構(gòu)體主要描述實(shí)體的內(nèi)部結(jié)構(gòu)，即描述一個實(shí)體的功能。VHDL結(jié)構(gòu)體有多種描述方式：行為描述方式，數(shù)據(jù)流描述方式，結(jié)構(gòu)描述方式，混合描述方式等。

EDA技術(shù)的綜合體會

由于本門課程是一門硬件學(xué)習(xí)課程，所以實(shí)驗(yàn)必不可少。通過課程最后實(shí)驗(yàn)，我體會一些 VHDL 語言相對于其他編程語音的特點(diǎn)。相對于其它計算機(jī)語言的學(xué)習(xí)，如C 或匯編語言，VHDL 具有明顯的特點(diǎn)。這不僅僅是由于 VHDL 作為一種硬件描述語言的學(xué)習(xí)需要了解較多的數(shù)字邏輯方面的硬件電路知識，包括目標(biāo)芯片基本結(jié)構(gòu)方面的知識更重要的是由于 VHDL 描述的對象始終是客觀的電路系統(tǒng)。由于電路系統(tǒng)內(nèi)部的子系統(tǒng)乃至部分元器件的工作狀態(tài)和工作方式可以是相互獨(dú)立、互不相關(guān)的，也可以是互為因果的。這表明，在任一時刻，電路系統(tǒng)可以有許多相關(guān)和不相關(guān)的事件同時并行發(fā)生。例如可以在多個獨(dú)立的模塊中同時入行不同方式的數(shù)據(jù)交換和控制信號傳輸，這種并行工作方式是任何一種基于 CPU 的軟件程序語言所無法描繪和實(shí)現(xiàn)的。傳統(tǒng) 的軟件編程語言只能根據(jù) CPU 的工作方式，以排隊(duì)式指令的形式來對特定的事件和信息進(jìn)行控制或接收。在 CPU 工作的任一時間段內(nèi)只能完成一種操作。 VHDL 雖然也含有類似于軟件編程語言的順序描述語句結(jié)構(gòu)，但其工作方式是完全不同的。軟件語言的語句是根據(jù) CPU 的順序控制信號，按時鐘節(jié)拍對應(yīng)的指令周期節(jié)拍逐條運(yùn)行的，每運(yùn)行一條指令都有確定的執(zhí)行周期。但 VHDL 則不同，從表面上觀，VHDL 的順序語句與軟件語句有相同的行為描述方式，但在標(biāo)準(zhǔn)的仿真執(zhí)行中有很大的區(qū)別。VHDL 的語言描述只是綜合器賴以構(gòu)成硬件結(jié)構(gòu)的一種依據(jù)，但進(jìn)程語句結(jié)構(gòu)中的順序語句的執(zhí)行方式?jīng)Q非是按時鐘節(jié)拍運(yùn) 行的。實(shí)際情況是其中的每一條語句的執(zhí)行時間幾乎是 0 (但該語句的運(yùn)行時間卻不一定為0),即1000 條順序語

句與10 條順序語句的執(zhí)行時間是相同的。在此，語句的運(yùn)行和執(zhí)行具有不同的概念(在軟件語言中,它們的概念是相同), 的執(zhí)行是指啟動一條語句,允許它運(yùn)行一次,而運(yùn)行就是指該語句完成其設(shè)定的功能。

通過學(xué)習(xí)，我認(rèn)識到理論要與實(shí)際結(jié)合，培養(yǎng)動手動腦能力的重要性，做事情要抱著一絲不茍的態(tài)度，這樣才能做好事情。同時也入一步了解到EDA 的強(qiáng)大之處，硬件電路的優(yōu)秀的地方，對硬件方面更感興趣了。這門課程的學(xué)習(xí)，為我以后的專業(yè)知識的學(xué)習(xí)打下了良好的基礎(chǔ)。

eda學(xué)習(xí)心得4

在本次一周的實(shí)訓(xùn)中我完全投入到了Protel99SE軟件之中，我感覺學(xué)到了很多收獲也很多對次軟件的應(yīng)用更加熟練也更加的喜歡。之前上課時都不是很重視心想就是個軟件很好用的，但經(jīng)過這次實(shí)訓(xùn)所有的東西并不是想的那么簡單。Protel99se這套軟件是我們的支柱，是我門專業(yè)的重點(diǎn)，它對我們以后更好的學(xué)習(xí)有很大的意義。在這次實(shí)訓(xùn)中我看到了自己許多的不足，在繪制pcb的工程中出現(xiàn)了許多的錯，ERC錯誤較多

1、管腳沒有接入信號。原因:創(chuàng)建元件時pin方向反向,必須非pinname端連線.。

2、在繪制原理圖得時候元器件調(diào)用出現(xiàn)錯誤。

3、網(wǎng)絡(luò)載入時報告NODE沒有找到。

原因:

1、PCB原理圖中的元件使用了pcb庫中沒有的封裝。

3、原理圖中的元件使用了pcb庫中名稱不一致的封裝

4、原理圖中的元件使用了pcb庫中pinnumber不一致的封裝.如二極管:sch中pinnumber為1、2,而pcb中為A、K。

那都是我盲目的話不了解原理圖中一些元器件的功能而導(dǎo)致的，因此在以后的學(xué)習(xí)中我不要只局限在會用而要知道問什么是這樣，要更深更充分的學(xué)習(xí)。我在Protel99se軟件的學(xué)習(xí)中，感覺學(xué)到了很多收獲也很多特別是在實(shí)際操作方面有了很大進(jìn)步。即使如此，依然存在很多問題，我也上網(wǎng)查閱了很多資料，結(jié)合自己的疑問和老師的指導(dǎo)建議。自己在實(shí)訓(xùn)過程中有時做做作業(yè)心就煩了不想畫了，不能踏踏實(shí)實(shí)的做題，在自己的堅(jiān)持下還是把題做完。我在實(shí)訓(xùn)中深刻的體會到做任何一件事都需要認(rèn)真，有耐心，有毅力，要努力地克制自己。實(shí)訓(xùn)雖然結(jié)束了，但我們的學(xué)習(xí)并未結(jié)束，我們應(yīng)該好好珍惜在學(xué)校的每一天，多學(xué)習(xí)，把自身的弱勢和不足變成優(yōu)勢和特長，為自己擁有一個美好的未來而加倍努力。

eda學(xué)習(xí)心得5

EDA課程設(shè)計心得體會，這次EDA課程設(shè)計歷時兩個星期，通過這次設(shè)計，通過這次課程設(shè)計使我懂得了理論與實(shí)際相結(jié)合是很重要的，在設(shè)計的過程中遇到問題，同時在設(shè)計的過程中發(fā)現(xiàn)了自己的不足之處，這次設(shè)計的數(shù)字秒表還是比較成功的，在設(shè)計中遇到了很多問題，PLC實(shí)訓(xùn)心得，在學(xué)完P(guān)LC理論課程后我們做了課程設(shè)計，此次設(shè)計以分組的方式進(jìn)行，沒有過實(shí)際開發(fā)設(shè)計的經(jīng)驗(yàn)，我們基本學(xué)會了PLC設(shè)計的步聚和基本方法。

這次EDA課程設(shè)計歷時兩個星期，在整整兩個星期的日子里，可以說是苦多于甜，但是可以學(xué)的到很多很多的東西，同時不僅可以鞏固以前所學(xué)過的知識，而且學(xué)到了很多在書本上所沒有學(xué)到過的知識。通過這次設(shè)計，進(jìn)一步加深了對EDA的了解，讓我對它有了更加濃厚的興趣。特別是當(dāng)每一個子模塊編寫調(diào)試成功時，心里特別的開心。但是在編寫頂層文件的程序時，遇到了不少問題，特別是各元件之間的連接，以及信號的定義，總是有錯誤，在細(xì)心的檢查下，終于找出了錯誤和警告，排除困難后，程序編譯就通過了，心里終于舒了一口氣。在波形仿真時，也遇到了一點(diǎn)困難,想要的結(jié)果不能在波形上得到正確的顯示:在設(shè)定輸入的時鐘信號后，數(shù)字秒表開始計數(shù)，但是始終看不到秒和小時的循環(huán)計數(shù)。后來，在數(shù)十次的調(diào)試之后，才發(fā)現(xiàn)是因?yàn)檩斎氲臅r鐘信號對于器件的延遲時間來說太短了。經(jīng)過屢次調(diào)試，終于找到了比較合適的輸入數(shù)值：時鐘周期設(shè)置在15秒左右比較合適。另外，Endtime的值需要設(shè)置的長一點(diǎn)：500us左右，這樣就可以觀察到完整的仿真結(jié)果。

其次，在連接各個模塊的時候一定要注意各個輸入、輸出引腳的線寬，因?yàn)槊總€線寬是不一樣的，只要讓各個線寬互相匹配，才能得出正確的結(jié)果，否則，出現(xiàn)任何一點(diǎn)小的誤差就會導(dǎo)致整個文件系統(tǒng)的編譯出現(xiàn)錯誤提示，在器件的選擇上也有一定的技巧，只有選擇了合適當(dāng)前電路所適合的器件，編譯才能得到完滿成功。

通過這次課程設(shè)計使我懂得了理論與實(shí)際相結(jié)合是很重要的，只有理論知識是遠(yuǎn)遠(yuǎn)不夠的，只有把所學(xué)的理論知識與實(shí)踐相結(jié)合起來，從理論中得出結(jié)論，才能真正為社會服務(wù)，從而提高自己的實(shí)際動手能力和獨(dú)立思考的能力。在設(shè)計的過程中遇到問題，可以說得是困難重重，這畢竟第一次做的，難免會遇到過各種各樣的問題，同時在設(shè)計的過程中發(fā)現(xiàn)了自己的不足之處，對以前所學(xué)過的知識理解得不夠深刻，掌握得不夠牢固。

在設(shè)計過程中，總是遇到這樣或那樣的問題。有時發(fā)現(xiàn)一個問題的時候，需要做大量的工作，花大量的時間才能解決。自然而然，我的耐心便在其中建立起來了。為以后的工作積累了經(jīng)驗(yàn)，增強(qiáng)了信心。